Spyglass

Discover Synopsys SpyGlass products for optimizing SoC designs. Gain early insights with advanced algorithms for efficient verification and RTL analysis.

系统的学习SpyGlass CDC流程，深入的理解CDC的各种问题，熟练的使用SpyGlass工具是一个资深的SOC设计人员必须具备的。 文章主要参考SpyGlass官方文档，加入自己的总结和工程经验，希望能对看到本文的芯片设计人员有所帮助。

1.1 RTL框图 ​ 下图为实验中使用的rtl源码的设计框图。该设计包括一个终端为一个USB控制器和音频解码器核心(IMA_ADPCM)，两者通过Wishbone总线连接到叉骨连接矩阵(WB_Conmax)，该矩阵又使用一个WB2AHB桥连接到AHB总线。该设计为混合型RTL设计，包括verilog和vhdl两种编程语言。 1.2 实验目录结构 ​ 实验目录包括：rtl(用于存放代码)，spyglass(用于存放中间文件和工程文件)，doc(用于存放自己添加的说明文件)。图示如下： 在「blog

spyglass | 基础操作SpyGalss是目前业界唯一可靠的RTL Sign off解决方案，可以帮助客户在设计早期发现潜在问题，保证产品质量，极大的减少设计风险，降低设计成本。

SpyGlass 是 Synopsys 公司推出的一款电子设计自动化（EDA）工具，主要用于 RTL（寄存器传输级）设计验证和 功耗/可靠性分析。 它通过静态代码分析、规则检查和跨时钟域（CDC）验证等功能，帮助工程师在早期设计阶段发现潜在问题，降低芯片设计风险。

Methodology SpyGlass_AdvancedLintMethodology_GuideWare2.0_UserGuide.pdf SpyGlass_BaseMethodology_GuideWare2.0_UserGuide.pdf SpyGlass_CDCMethodology_GuideWare2.0_UserGuide.pdf SpyGlass_ConstraintsMethodology_GuideWare2.0_UserGuide.pdf SpyGlass_DesignReadIn

SpyGlass 平台使用许多先进的算法和分析技术，在 设计流程之初的 RTL 阶段就可以洞察有关设计。 它的功能类似于设计工程师和管理人员的交互式指导系统，为复杂的 SoC 找到更快捷、经济的实施途径。