Phase Locked Loop - basic principle

本延遲鎖定迴路,利用電壓控制延遲線一個週期延遲時間固定的特性,設計一個時脈頻率預測器,在延遲鎖定迴路的回授系統運作之前,改變初始電壓到接近鎖定電壓的位準,再進行延遲鎖定迴路的迴授系統運作,利用充電幫浦的校正到鎖定電壓,縮短鎖定時間,使得電路能有快速鎖定的功能。 除此之外,為了降低輸出時脈的抖動,本延遲鎖定迴路使用自動抖動校正電路產生一個延遲與兩個相位偵測器組合成一個假相位偵測器,縮小系統的抖動區域,得到較低的輸出時脈抖動。

延迟锁定环（DLL）是一种通过闭环反馈机制实现时钟相位同步的集成电路技术，主要用于消除存储装置、通信系统中因传输路径差异或环境变化引发的时序偏差。 其核心原理是通过电压控制延迟线或数字控制延迟单元动态调整时钟信号传输延迟，使输出时钟与参考时钟保持相位同步。 现代DLL技术通过伪锁检测、多模式控制及预存延迟代码等创新设计，显著提升了在半导体存储器、无线通信设备等场景下的抗干扰能力与能效表现。

本文深入探讨了DLL（Delay Lock Loop）延迟锁相环的工作原理及其在数字电路中的应用，对比了DLL与PLL（Phase Lock Loop）的主要区别，阐述了DLL在相位延迟补偿、时钟调整方面的优势及特点。

在延遲鎖定迴路上，由於架構較為簡單且多數元件與鎖相迴路相仿，故將重點擺在工作原理的闡述與兩種鎖定迴路的優缺點比較。

In electronics, a delay-locked loop (DLL) is a pseudo- digital circuit similar to a phase-locked loop (PLL), with the main difference being the absence of an internal voltage-controlled oscillator, replaced by a delay line.

延遲鎖相環 (Delay—locked Loop，簡稱DLL)技術是在PLL技術上改進得到的，被廣泛套用於時序領域中。 它繼承了PLL電路的鎖相 技術，但去掉了PLL電路內的振盪器部分，取而代之的是一根延遲量可控制的延遲線。

所以为了解决上述问题， rambus 于1990s，提出了DLL（delay lock loops）与PLL（phase lock loops）概念 DLL和PLL可以保持信号之间的 时序关系，主要通过连续比较两个信号之间的关系不断反馈调整他们之间的固定关系来工作